********** Mapped Logic ********** |
FDCPE_Q0: FDCPE port map (Q(0),QB(0).LFBK,CLK,NOT CLRB,'0'); |
FDCPE_Q1: FDCPE port map (Q(1),QB(1).LFBK,QB(0).LFBK,NOT CLRB,'0'); |
FDCPE_Q2: FDCPE port map (Q(2),QB(2).LFBK,QB(1).LFBK,NOT CLRB,'0'); |
FDCPE_Q3: FDCPE port map (Q(3),QB(3).LFBK,QB(2).LFBK,NOT CLRB,'0'); |
FTCPE_QB0: FTCPE port map (QB(0),'1',CLK,'0',NOT CLRB); |
FTCPE_QB1: FTCPE port map (QB(1),'1',QB(0).LFBK,'0',NOT CLRB); |
FTCPE_QB2: FTCPE port map (QB(2),'1',QB(1).LFBK,'0',NOT CLRB); |
FTCPE_QB3: FTCPE port map (QB(3),'1',QB(2).LFBK,'0',NOT CLRB); |
Register Legend:
FDCPE (Q,D,C,CLR,PRE); FTCPE (Q,D,C,CLR,PRE); LDCP (Q,D,G,CLR,PRE); |